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工作職責： 1. 根據規(guī)格書，撰寫模塊或者子系統的設計方案及文檔； 2. 完成模塊的RTL編碼和IP集成設計，對模塊做綜合、時序優(yōu)化； 3. 根據后端反饋改進模塊設計和代碼； 4. 支持負責模塊的驗證和硬件調試。 任職要求： 1. 熟悉Verilog、Systemverilog、C語言等； 2. 熟悉VCS、VERDI、DVE等EDA仿真及調試工具； 3. 理工科專業(yè)畢業(yè)，有較強的解決問題的邏輯思路和方法論； 4. 具備快速學習能力和較強的溝通交流能力，能夠熟練閱讀英文專業(yè)文檔； 5. 具備較強的抗壓能力； 6. 有相關項目經驗或實習經驗者優(yōu)先。