崗位職責(zé):
1. 主導(dǎo)SOC芯片系統(tǒng)級(jí)架構(gòu)設(shè)計(jì),制定技術(shù)規(guī)格和實(shí)現(xiàn)方案,確保滿足智能感知、低功耗及高性能需求。
2. 負(fù)責(zé)關(guān)鍵模塊(如AI加速單元、雷達(dá)信號(hào)處理單元)的架構(gòu)設(shè)計(jì),支持自動(dòng)駕駛、智慧城市等場(chǎng)景的算法部署。
3. 與算法、軟件及硬件團(tuán)隊(duì)協(xié)作,優(yōu)化芯片性能與能效,推動(dòng)AI、大數(shù)據(jù)技術(shù)與芯片設(shè)計(jì)的深度融合。
4. 跟蹤行業(yè)技術(shù)趨勢(shì)(如RISC-V、先進(jìn)制程工藝),主導(dǎo)前沿技術(shù)預(yù)研,提升產(chǎn)品競(jìng)爭(zhēng)力。
5. 輸出設(shè)計(jì)文檔,指導(dǎo)后端實(shí)現(xiàn),并參與芯片全流程調(diào)試與驗(yàn)證。
崗位要求:
1. 微電子、電子工程、計(jì)算機(jī)等相關(guān)專業(yè)碩士及以上學(xué)歷,5年以上SOC芯片架構(gòu)設(shè)計(jì)經(jīng)驗(yàn)。
2. 精通ARM/RISC-V等處理器架構(gòu),熟悉數(shù)字電路設(shè)計(jì)流程及EDA工具(如Cadence、Synopsys)。
3. 具備AI加速器、高速接口(PCIe/DDR)、低功耗設(shè)計(jì)經(jīng)驗(yàn),熟悉智能感知算法硬件化優(yōu)先。
4. 熟悉雷達(dá)信號(hào)處理、自動(dòng)駕駛或智慧城市領(lǐng)域應(yīng)用場(chǎng)景者優(yōu)先。
5. 具備跨部門協(xié)作能力,對(duì)技術(shù)趨勢(shì)敏感,能適應(yīng)高挑戰(zhàn)性項(xiàng)目。