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崗位職責(zé)
1. 根據(jù)算法工程師提供的模型/需求，完成 雷達(dá)信號處理算法的 FPGA 實(shí)現(xiàn)與優(yōu)化（如 FFT、濾波、CFAR、波束形成、MIMO 信號處理等）。
2. 負(fù)責(zé) FPGA 整體架構(gòu)設(shè)計與模塊劃分，實(shí)現(xiàn)數(shù)據(jù)采集、緩存、接口和處理鏈路。
3. 與算法工程師緊密配合，進(jìn)行 定點(diǎn)化/并行化/流水線優(yōu)化，確保在 FPGA 上滿足實(shí)時性和精度要求。
4. 負(fù)責(zé) RTL 代碼編寫（Verilog/VHDL/SystemVerilog），模塊仿真、綜合、時序收斂與上板調(diào)試。
5. 設(shè)計和實(shí)現(xiàn) 高速接口（DDR、AXI 總線、DMA、JESD204、LVDS、Aurora、Ethernet/PCIe 等），保證多通道雷達(dá)數(shù)據(jù)高效傳輸。
6. 配合硬件和軟件團(tuán)隊(duì)，完成 FPGA 與 SoC/CPU/GPU 的協(xié)同工作，并參與系統(tǒng)聯(lián)調(diào)。
7. 編寫技術(shù)文檔，沉淀設(shè)計方案與 IP 模塊，支持產(chǎn)品化量產(chǎn)。
任職要求
1. 電子工程、通信工程、微電子、自動化等相關(guān)專業(yè)，本科及以上學(xué)歷。
2. 精通 FPGA 開發(fā)流程，具備 RTL 設(shè)計、仿真、綜合、上板調(diào)試 的完整經(jīng)驗(yàn)。
3. 熟悉 Xilinx Zynq / Ultrascale+平臺，熟練使用 Vivado/Quartus/ModelSim 等工具。
4. 熟悉 AXI 總線協(xié)議，掌握 DDR3/DDR4 控制器、DMA、PCIe、高速串行接口的應(yīng)用。
5. 能夠根據(jù)算法需求進(jìn)行 資源利用率、時序、功耗優(yōu)化。
6. 具備良好的文檔撰寫與團(tuán)隊(duì)協(xié)作能力，能與算法工程師、軟件工程師順暢對接。
加分項(xiàng)（優(yōu)先考慮）
· 有 雷達(dá)/通信/高速信號處理項(xiàng)目 的 FPGA 實(shí)現(xiàn)經(jīng)驗(yàn)。
· 有 毫米波雷達(dá)（TI AWR2243/2944） 平臺經(jīng)驗(yàn)。
· 熟悉 多通道 MIMO/級聯(lián)雷達(dá)系統(tǒng) 的實(shí)現(xiàn)。
· 有 DSP/ARM/GPU 與 FPGA 異構(gòu)計算 項(xiàng)目經(jīng)驗(yàn)。
· 具備 定點(diǎn)化和算法硬件化優(yōu)化 的經(jīng)驗(yàn)。