職位描述
Verilog HDLSystem VerilogVHDLDSP算法UVM驗證電子/半導(dǎo)體/集成電路
崗位職責(zé)：
1.負(fù)責(zé)FPGA邏輯設(shè)計、仿真驗證及硬件調(diào)試；
2.參與項目需求分析，完成架構(gòu)設(shè)計及代碼實現(xiàn)；
3.配合硬件工程師進(jìn)行板級調(diào)試及性能優(yōu)化；
4.編寫相關(guān)技術(shù)文檔。
任職要求：
1.精通Verilog/VHDL，能獨立完成RTL設(shè)計、仿真及調(diào)試；
2.熟練使用Xilinx Vivado/Intel Quartus開發(fā)工具；
3.數(shù)字電路基礎(chǔ)扎實(時序邏輯、狀態(tài)機(jī)、時鐘域處理)；
4.熟悉常用接口協(xié)議(UART/SPI/12C/AXI/DDR/PCIe)；
5.掌握時序約束(SDC/Tc1)及優(yōu)化方法;
6.熟悉高速接口開發(fā)經(jīng)驗(SerDes/Ethernt/USB3.0+)；
7.熟悉 HLS(高層次綜合)或DSP算法加速(如FFT、濾波)；
8.有Zyng/SoC FPGA或嵌入式軟核(WicroBlaze/Nios II)開發(fā)經(jīng)驗；
9.了解 UVM驗證或FPGA原型驗證。
工作地點
成都武侯區(qū)環(huán)球時代中心C座房間號1708
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