職位描述
Verilog HDLVHDLSystem VerilogPSK調(diào)制解調(diào)信道編譯碼擴(kuò)頻通信通信/網(wǎng)絡(luò)設(shè)備船舶/航空/航天/火車制造電子/半導(dǎo)體/集成電路
1、完成上級(jí)交付的FPGA設(shè)計(jì)開發(fā)工作；
2、完成相應(yīng)文檔的編寫工作；
3、完成聯(lián)試、測(cè)試類工作；
4、完成其他上級(jí)交代的任務(wù)。
任職要求：
1、學(xué)歷要求：碩士研究生；
2、工作年限：≥3年；
5、項(xiàng)目經(jīng)驗(yàn)：≥2年，參與過通信類項(xiàng)目FPGA開發(fā)，有較豐富中大型模塊算法開發(fā)經(jīng)驗(yàn)者優(yōu)先；
3、行業(yè)：通信相關(guān)，尤其衛(wèi)星通信相關(guān)者優(yōu)先；
3、工具使用：精通FPGA VHDL/verilog開發(fā)(VHDL優(yōu)先)，精通matlab仿真軟件使用，了解FPGA軟核嵌入式開發(fā)；
4、理論算法：PSK調(diào)制解調(diào)，信道編譯碼，擴(kuò)頻通信，DVB-S2通信、5G通信，高速接口：PCIE、萬兆網(wǎng)等。以上相關(guān)技術(shù)了解。熟練掌握開發(fā)算法者優(yōu)先。
工作地點(diǎn)
海淀區(qū)北京航天馭星科技有限公司
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