崗位職責(zé):
1.實(shí)現(xiàn) FPGA 外圍接口和總線調(diào)試處理。
2.基于 FPGA 實(shí)現(xiàn)信號(hào)處理功能。
3.配合硬件工程師進(jìn)行器件選型,方案設(shè)計(jì)。
4.配合算法工程師完成算法驗(yàn)證與集成。
任職要求:
1、本科或以上學(xué)歷;
2、電子信息、通信工程、計(jì)算機(jī)、自動(dòng)化等相關(guān)專(zhuān)業(yè);
3、熟練掌握 verilog 進(jìn)行 RTL 設(shè)計(jì),有相關(guān)設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先;
4、熟練使用 vivado、modelsim、matlab 等開(kāi)發(fā)仿真工具,有相關(guān)設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先;
職位福利:五險(xiǎn)一金、績(jī)效獎(jiǎng)金、員工旅游、項(xiàng)目獎(jiǎng)金、帶薪年假、周末雙休、年終獎(jiǎng)、餐補(bǔ)房補(bǔ)交補(bǔ)