職位描述
Verilog HDL數(shù)據(jù)采集系統(tǒng)儀器儀表制造
1）FPGA開發(fā)與算法實現(xiàn)
基于Xilinx/Altera FPGA（A7、Zynq SoC或異構計算平臺等）完成高速數(shù)據(jù)采集系統(tǒng)的軟硬件協(xié)同開發(fā)與系統(tǒng)集成，并實現(xiàn)數(shù)字信號處理算法（如FIR/IIR濾波、FFT、數(shù)字下變頻），具備國產(chǎn)FPGA開發(fā)經(jīng)驗優(yōu)先。
2）驗證與優(yōu)化
使用ModelSim/Vivado/Quartus進行仿真驗證，優(yōu)化時序約束與資源利用率。
配合軟件團隊完成系統(tǒng)聯(lián)調(diào)與性能測試。
基于Xilinx/Altera FPGA（A7、Zynq SoC或異構計算平臺等）完成高速數(shù)據(jù)采集系統(tǒng)的軟硬件協(xié)同開發(fā)與系統(tǒng)集成，并實現(xiàn)數(shù)字信號處理算法（如FIR/IIR濾波、FFT、數(shù)字下變頻），具備國產(chǎn)FPGA開發(fā)經(jīng)驗優(yōu)先。
2）驗證與優(yōu)化
使用ModelSim/Vivado/Quartus進行仿真驗證，優(yōu)化時序約束與資源利用率。
配合軟件團隊完成系統(tǒng)聯(lián)調(diào)與性能測試。
3）
負責高速數(shù)據(jù)采集系統(tǒng)(10M采樣速率以上)設計，包括信號調(diào)理電路（如抗噪聲設計、濾波電路）、高速PCB布局（抗干擾布線、信號完整性優(yōu)化）。
涉及高速ADC/DAC接口設計、DDR4內(nèi)存控制、JESD204B/PCIe等高速串行通信協(xié)議實現(xiàn)。
4）任職要求細化
（1）學歷要求：
電子工程/通信工程/自動化等相關專業(yè)，本科及以上學歷（碩士優(yōu)先）。
（2）技術能力：
精通Verilog/VHDL，熟悉SystemVerilog仿真驗證。
3年以上FPGA開發(fā)經(jīng)驗，具備高速接口（PCIe/JESD204B）或復雜SoC項目經(jīng)驗。
熟悉數(shù)字信號處理算法及其FPGA實現(xiàn)，具備嵌入式系統(tǒng)開發(fā)能力者優(yōu)先。
（3）軟性素質
能獨立調(diào)試硬件兼容性、時序沖突等復雜問題2。
跟蹤FPGA技術動態(tài)（如新架構、AI加速工具鏈），探索創(chuàng)新應用場景。
跨部門溝通（硬件、軟件、算法團隊），推動項目高效落地
涉及高速ADC/DAC接口設計、DDR4內(nèi)存控制、JESD204B/PCIe等高速串行通信協(xié)議實現(xiàn)。
4）任職要求細化
（1）學歷要求：
電子工程/通信工程/自動化等相關專業(yè)，本科及以上學歷（碩士優(yōu)先）。
（2）技術能力：
精通Verilog/VHDL，熟悉SystemVerilog仿真驗證。
3年以上FPGA開發(fā)經(jīng)驗，具備高速接口（PCIe/JESD204B）或復雜SoC項目經(jīng)驗。
熟悉數(shù)字信號處理算法及其FPGA實現(xiàn)，具備嵌入式系統(tǒng)開發(fā)能力者優(yōu)先。
（3）軟性素質
能獨立調(diào)試硬件兼容性、時序沖突等復雜問題2。
跟蹤FPGA技術動態(tài)（如新架構、AI加速工具鏈），探索創(chuàng)新應用場景。
跨部門溝通（硬件、軟件、算法團隊），推動項目高效落地
工作地點
南京玄武區(qū)江蘇匯鴻國際集團分部大廈
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職位發(fā)布者
許智熠/研發(fā)工程師
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南京麥絲特精密儀器有限公司南京麥絲特精密儀器有限公司(Nanjing Measurement Science& Technology Precision Instrument Co.,Ltd)成立于2017年，總部位于江蘇南京，入選南京市“匯聚人才”計劃，是一家立足國防軍工的高科技公司。公司專業(yè)從事靜動態(tài)測試及校準技術研究，集科研、生產(chǎn)、銷售于一體，匯集了南京理工大學的優(yōu)秀科研資源及測試測量行業(yè)內(nèi)的眾多專家資源。公司研發(fā)的產(chǎn)品包括動態(tài)信號采集系統(tǒng)、壓力/加速度/溫度傳感器以及相關的系統(tǒng)集成等，主要應用于兵器、國防、電力等領域的動態(tài)測試領域。公司具有良好的發(fā)展前景，團隊扁平化，能夠為員工提供富有競爭力的薪酬福利和舒適的辦公環(huán)境。
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